ここではエンコーダの例として、1番から4番まで 4 本ある信号線の中でどれが ONになったか、その番号を2進数に変換して出力するエンコーダを作成する。
入力 | 出力 | |||||
---|---|---|---|---|---|---|
A4 | A3 | A2 | A1 | B3 | B2 | B1 |
0 | 0 | 0 | 0 | 0 | 0 | 0 |
0 | 0 | 0 | 1 | 0 | 0 | 1 |
0 | 0 | 1 | 0 | 0 | 1 | 0 |
0 | 1 | 0 | 0 | 0 | 1 | 1 |
1 | 0 | 0 | 0 | 1 | 0 | 0 |
各出力を表す論理関数を最小項の形式で表すと次のようになる。
ここでA1 から A4は複数本が同時にONになることはないという性質を考慮すると次のように簡単化できる。
この結果から回路図は次のように求められる。
デコーダは符号化された信号をもとの信号に再変換、逆変換する働きがある。 前節で作成したエンコーダの出力信号からもとの 4 本の信号を生成する回路を構成する。
真理値表はエンコーダのものと入出力が逆になる。 入力される3ビットの2進数の最大値は4なので、存在し得ない5以上の入力は省略した。
入力 | 出力 | |||||
---|---|---|---|---|---|---|
B3 | B2 | B1 | A4 | A3 | A2 | A1 |
0 | 0 | 0 | 0 | 0 | 0 | 0 |
0 | 0 | 1 | 0 | 0 | 0 | 1 |
0 | 1 | 0 | 0 | 0 | 1 | 0 |
0 | 1 | 1 | 0 | 1 | 0 | 0 |
1 | 0 | 0 | 1 | 0 | 0 | 0 |
各出力を表す論理関数を最小項の形式で表すと次のようになる。
エンコーダの場合のように入力信号の性質を考慮すると次のように簡単化できる。
この結果から回路図は次のように求められる。
3 入力、4 出力のデコーダの回路図
図の左半分がマルチプレクサで、右半分がデマルチプレクサとなる。それぞれs1, s2 の制御信号線を持ち、この値で入力線、出力線を選択する。
入力 | 出力 | |||||
---|---|---|---|---|---|---|
A1 | A2 | A3 | A4 | S1 | S2 | B |
0 | 0 | 0 | 0 | 0 | 0 | 0 |
0 | 0 | 0 | 1 | 0 | 0 | 0 |
0 | 0 | 1 | 0 | 0 | 0 | 0 |
0 | 0 | 1 | 1 | 0 | 0 | 0 |
0 | 1 | 0 | 0 | 0 | 0 | 0 |
0 | 1 | 0 | 1 | 0 | 0 | 0 |
0 | 1 | 1 | 0 | 0 | 0 | 0 |
0 | 1 | 1 | 1 | 0 | 0 | 0 |
1 | 0 | 0 | 0 | 0 | 0 | 1 |
1 | 0 | 0 | 1 | 0 | 0 | 1 |
1 | 0 | 1 | 0 | 0 | 0 | 1 |
1 | 0 | 1 | 1 | 0 | 0 | 1 |
1 | 1 | 0 | 0 | 0 | 0 | 1 |
1 | 1 | 0 | 1 | 0 | 0 | 1 |
1 | 1 | 1 | 0 | 0 | 0 | 1 |
1 | 1 | 1 | 1 | 0 | 0 | 1 |
入力A1の値が出力Bにそのままコピーされることがわかる。 カルノー図等は省略するが、この時点の中間的な出力B1 を表す論理式を求めると次のようになる。
この式の表すところは、S1,S2が0のときにA1が選択され、 出力B1にコピーされるということである。 この時他の出力B2,B3,B4はすべて0となる。各出力の論理式は次のようになる。
上記の S, C をこれまでに出てきた論理演算で表すと次のようになる。 S は A, B の排他的論理和、または下記の式のように AND, OR, NOT の組み合わせでも表現できる。 C は A, B の AND となる。
S については次のように変形する。
_ _ _ _ _ _ _ _ _ _ _
S = ABC + AB C + A BC + ABC = (AB + A B)C + (AB + AB)C
_______
_ _ _ _ _
= (AB + AB)C + (AB + AB)C
_ _
半加算器の和の出力 S = AB + AB なので、これを S' とすると、
_______
_ _ _ _ _ _ _ _ _
S = (AB + AB)C + (AB + AB)C = S'C + S'C = S'C + S'C
すなわち、A, B を入力とした 1 個目の半加算器の出力 S’ と C を、 2 個目の半加算器で加算した和の出力 S が全加算器の和の出力となる。以上の結果をもとにして回路図を描くと、次の回路が得られる。 半加算器 2 個を部品として使って、 あとは OR を 1 個追加するだけで全加算器が構成できる。
(半加算器の組み合わせによる)全加算器の回路図 (2)
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簡略化した全加算器の回路図
全加算器、半加算器を組み合わせると複数桁加算器を構成することができる。ここで示した複数桁加算器は リプルキャリー型加算回路
前節で示した複数桁加算器は、桁上げ入力のタイミングの問題で処理速度を高めることが できないものであった。この問題を解決したのが次に示す キャリールックアヘッド型加算回路 、 または 桁上げ先読み機能付き加算回路 と呼ばれるタイプで、 すべての桁の桁上げ入力を同じタイミングで生成できる機能を持つ。
以下は全加算器の回路図であるが、ここで桁上げ出力がどのような場合に1になるか もう一度考えてみる。
簡略化した全加算器の回路図(再掲)
この全加算器が仮に3桁目の加算を行うとすると、桁上げ出力CN3は次の場合に1となる。
論理式で表すと次のように表現できる。
上位桁、下位桁との接続を考慮すると、CN3 = C4, C3 = CN2 となる。 この式は以下のように変形することで AND と OR による式に変形できる。
一般にi桁目の桁上げ出力 CNi は次の式で表現できる。
また CN1, CN2 は次の式で表現できる。C1は最下位桁への桁上げ入力で存在しないので0である。
CN3の論理式中のC3にCN2の論理式を代入し、整理すると次の論理式が得られる。
これにより次のことがわかる。
この章の目標
練習問題